Synthesizable SystemVerilog Assertions as a Methodology for SoC Verification

Kastelan, Ivan; Krajacevic, Zoran

Rezultati

eNauka > Rezultati > Synthesizable SystemVerilog Assertions as a Methodology for SoC Verification

Naziv:	Synthesizable SystemVerilog Assertions as a Methodology for SoC Verification
Autori:	Kastelan, Ivan ; Krajacevic, Zoran
Godina:	2009
Publikacija:	2009 1ST IEEE EASTERN EUROPEAN CONFERENCE ON THE ENGINEERING OF COMPUTER BASED SYSTEMS
Tip rezultata:	Konferencijski rad
Kolacija:	str. 120-127
DOI:	10.1109/ECBS-EERC.2009.19
WoS-ID:	000274849200017
Scopus-ID:	2-s2.0-74349092267
URI:	https://enauka.gov.rs/handle/123456789/819996
Izvor metapodataka:	(Preuzeto iz Nasi u WoS)
M-kategorija:	Mp kategorija će biti prikazana naknadno.

6
SCOPUS^TM

1
WEB OF SCIENCE^TM

Alt metrika

Dimensions

Pronađi DOI

Pronalaženje DOI u servisu CrossRef-u na osnovu meta-podataka u zapisu. Prikazaće se DOI (i metapodaci) čiji se podaci najviše poklapaju. OPREZ - to ne mora biti ta publikacija.

Unpaywall

Google Scholar^TM

Rezultati na eNauka su zaštićeni autorskim pravima i sva prava su zadržana, osim ako nije drugačije naznačeno.